Sabemos já que durante o próximo ano a AMD deverá lançar a futura geração de processadores AMD EPYC para servidores, designada de Genoa, que utilizarão a futura arquitectura Zen4, sabe-se para já que estes utilizarão um processo de fabrico de 5 nm, uma estrutura com até 96 núcleos, e serão compatíveis com DDR5, PCIe 5.0 e CXL 1.1.
Embora ainda estejamos a alguns meses de distância até essa data, a AMD já está a disponibilizar código com correcções de erros (EDAC – Error Detection and Correction), que serviram para confirmar algumas teorias que até ao momento não tinham sido reveladas.
Segundo o código desses patches, os futuros AMD EPYC Genoa poderão funcionar com memórias DDR5 registadas (RDIMM), bem como memórias DDR5 Load-Reduced (LRDIMM). Foi igualmente confirmado que ao contrário dos actuais processadores, os futuros EPYC Genoa utilizarão até 12 controladores de memória por processador, ou seja, 12 canais de memória de 64-bit, o que deverá equivaler a uns impressionantes 460.8 GB/s de largura de banda, mais do dobro dos actuais 204.8 GB/s utilizados actualmente com memórias DDR4 a 3200 MHz.
Com este aumento de canais de memória, deverá aumentar igualmente a capacidade máxima de memória suportada, que deverá crescer dos actuais 4 TB para 6 TB, já que a Samsung revelou ter conseguido criar módulos de memória DDR5 RDIMM com 512 GB de capacidade. Claro que este valor é somente teórico, pois caso cada controlador de memória aceite dois módulos por canal, então teremos uma capacidade máxima de 12 TB de memória DDR5.
